全空乏绝缘上覆硅(Fully depleted silicon-on-insulator，FD SOI)是 28纳米与 20纳米半导体制程节点的最佳解决方案，主要原因是该技术与块状CMOS制程技术相比，其成本与泄漏电流较低，性能表现则更高。

　　同样是100mm见方大小的芯片，采用 28纳米 FD SOI 制程的成本比块状CMOS 制程低3%，在 20纳米节点则可以进一步低30%；这是因为带来更高参数良率的同时，晶圆成本也更低。此外相关数据也显示，FD SOI制程裸晶的复杂度与块状CMOS制程比较，低了10%~12%。

　　更小的裸晶面积与更高的参数良率之结合，FD SOI制程在20纳米节点的产品成本优势会比块状CMOS制程多20%；在28纳米节点，FD SOI的性能则比20纳米块状CMOS高出15% (参考下图)。

FD SOI 制程与块状CMOS制程的性能比较

　　FD SOI制程在高/低Vdd方面能提供比块状CMOS制程的能源效益(efficiency levels)表现；FD SOI在位单元(bit cells)上的功率效益(power efficiency)也高出块状 CMOS，是因为较低的泄漏电流以及对α粒子更好的免疫力。

各种制程技术在28/20纳米节点的裸晶成本比较

　　尽管有种种因素，英特尔(Intel)仍决定在22纳米节点采用 FinFET 而非块状CMOS制程；该公司选择22纳米而非20纳米节点的原因，是为了要免除对双重图形(double patterning)微影技术的需求。

各种制程技术在28/20纳米节点的晶圆片成本比较

　　晶圆代工业者一开始计划转向采用16/14纳米FinFET制程，而非20纳米块状CMOS制程，但现实情况是FinFET目前的组件结构到2017年第四季以前都无法提供具成本竞争力的产品。

　　因此晶圆代工业者调整了相关计划；以台积电(TSMC)为例，该公司的20纳米块状CMOS制程业务估计贡献该公司 2014年总营收(23亿美元)的10%，在2014年第四季(估计营收11亿美元)其营收贡献度更可达到20%。

　　不过笔者认为，20纳米块状CMOS制程在每闸成本方面无法低于28纳米节点，这对大量生产的手机芯片来说至关重要；因此产业界在20纳米与16/14纳米FinFET制程的量产速率相当不确定。有一个可能性是，28纳米晶圆产量到2020年仍将维持高水平。

28纳米晶圆产量估计

　　将FD SOI制程微缩至14纳米(也就是ST所说的10纳米)，其成本优势会比FinFET高出许多；这意味着FD SOI同时具备短期性与长期性的优势，无论是在成本、功耗与性能表现上。

　　产 业界不采用 FD SOI 制程的一个原因是缺乏来自供应链的支持，以及对于技术未标准化的疑虑；不过包括Soitec、SunEdison与 Shin-Etsu Handotai等厂商都已经开始供应FD SOI 晶圆片，如果产业界采用该技术，那些厂商能扩展产能应对供应链的挑战。

　　其他问题包括开发新IP与IP库的需求、需要具备基底偏压(body biasing)设计能力的人才，以及确保设计流程的建立等等；在这些方面，各家领导级EDA供货商已经表示有解决方案，学习基底偏压设计技术并非难事。

　　当半导体产业的时间表是以制程技术每两年升级一次的周期前进，走不同的路线是有高风险的；但随着新一代技术的发展时程延长──以及估计28纳米与衍生技术将到2020年都维持高晶圆产量──不做出最好的选择恐怕得面临更高的风险。