美商赛灵思(Xilinx, Inc.)宣布推出支援SoC加强型开发环境的 Vivado 设计套件2014.1版。全新版本的 Vivado 设计套件可为 UltraFast 设计方法增加自动化功能，并可为所有元件提供平均快25%的执行时间和5%的效能提升。此外，2014.1版另一项新功能是在 Vivado HLS (高阶合成)中增加 OpenCL 核心的硬体加速功能。

　　目前已有超过2,500家客户接受过UltraFast设计方法的训练，另外 UltraFast 设计方法教学影片也有30,000次观看次数，赛灵思将持续提升此设计方法的知名度和采用度 ，以增加系统设计师的生产力。设计团队运用 UltraFast 设计方法，相较于没有使用 UltraFast 设计方法的设计专案，可将设计时间从数月缩短到数周即可完成。

　　现在全新第二版本的 Vivado 设计套件中的 UltraFast 设计方法可支援28奈米的7系列和20奈米的 UltraScale 元件。 UltraScale 架构在全面可程式架构的基础上采用先进的 ASIC 技术，实现数百Gbps的系统级效能，并以全线速支援智慧型处理技术，可扩充至terabit级和teraflop级浮点运算技术。新款设计方法也内含了使用Cadence、Mentor Graphics和Synopsys流程的高阶合成、部份重新配置和验证作业。

　　用UltraFast设计方法是提升生产力的最佳作法，关键在于能否用正确的方法来约束设计以达到快速的时序收歛。 Vivado 设计套件2014.1版可透过全新互动式的时序约束精灵自动加入正确的建置约束条件。精灵套件内的智慧型功能会要求 Vivado 设计资料库取得时脉结构和通常来自IP再用而产生的约束条件，然后会引导使用者用正确的方法对设计其他部份加以约束。

　　Vivado 设计套件2014.1版还配套推出全新的 Xilinx Tcl Store ，可让设计社群自由发布和分享能发挥有用功能及提升生产力的描述指令。在Vivado整合式设计环境中即可使用这个工具指命语言(Tcl)线上商店，并能提供一个开放原始码库，让设计人员可以使用能够发挥 Vivado 设计套件核心功能的描述指令，也可让设计工具专家分享提升大型使用者社群作业效率的程式码。Tcl应用程式从即日起上市，可提供客制化报告、分析、最佳化功能、工具流程控管和各种设计变更。

　　当Vivado高阶合成法(HLS)用于目前各种无线通讯、医疗、国防和消费性应用的先进演算法中，以加速IP建置，可让C、C++和System C规格在不需手动建置RTL的情况下，直接用于Xilinx All Programmable元件。 Vivado IPI (Vivado IP Integrator) 和 Vivado HLS 的结合可有效 降低各种开发成本，其成本相较于采用RTL方法可降低15倍。

　　随着 Vivado 设计套件2014.1版的推出， Vivado HLS 现在可提供初期的 OpenCL核心支援。 OpenCL 可为编写用于异质平台的核心提供架构和程式语言，现在可以顺利转换成 Xilinx All Programmable 元件中的IP。此外，这个版本的Vivado设计套件可藉由全新的线性代数函式库将Vivado HLS的用途延伸至各种讯号处理应用，可快速建置C/C++演算法的IP，其中需要丘列斯基(矩阵)分解(Cholesky decomposition)、奇异值分解(SVD)、QR因式分解和阵矩乘法等多项功能。

　　Vivado设计套件2014.1版即日起已可供下载。